影響EMC的因數

降低雜訊的技術
防止干擾有三種方法：
1． 抑制源發射。
2． 使耦合通路盡可能地無效。
3． 使接收器對發射的敏感度儘量小。

下面介紹板級降噪技術。板級降噪技術包括板結構、線路安排和濾波。
板結構降噪技術包括：
* 採用地和電源平板
* 平板面積要大,以便為電源去耦提供低阻抗
* 使表面導體最少
* 採用窄線條（4到8密耳）以增加高頻阻尼和降低電容耦合
* 分開數位、類比、接收器、發送器地/電源線
* 根據頻率和類型分隔PCB上的電路
* 不要切痕PCB,切痕附近的線跡可能導致不希望的環路
* 採用多層板密封電源和地板層之間的線跡
* 避免大的開環板層結構
* PCB聯接器接機殼地,這為防止電路邊界處的輻射提供遮罩
* 採用多點接地使高頻地阻抗低
* 保持地引腳短於波長的1/20,以防止輻射和保證低阻抗線路安排降噪技術包括用45。而不是90。線跡轉向,90。轉向會增加電容並導致傳輸線特性阻抗變化
* 保持相鄰激勵線跡之間的間距大於線跡的寬度以使串擾最小
* 時鐘信號環路面積應儘量小
* 高速線路和時鐘信號線要短和直接連接
* 敏感的線跡不要與傳輸高電流快速開關轉換信號的線跡並行
* 不要有浮空數位輸入,以防止不必要的開關轉換和雜訊產生
* 避免在晶振和其他固有雜訊電路下面有供電線跡
* 相應的電源、地、信號和回路線跡要平行以消除雜訊
* 保持時鐘線、匯流排和片使能與輸入/輸出線和連接器分隔
* 路線時鐘信號正交I/O信號
* 為使串擾最小,線跡用直角交叉和散置地線
* 保護關鍵線跡（用4密耳到8密耳線跡以使電感最小,路線緊靠地板層,板層之間夾層結構,保護夾層的每一邊都有地）

濾波技術包括：
* 對電源線和所有進入PCB的信號進行濾波
* 在IC的每一個點原引腳用高頻低電感陶瓷電容（14MHz用0.1UF,超過15MHz用0.01UF）進行去耦
* 旁路類比電路的所有電源供電和基準電壓引腳
* 旁路快速開關器件
* 在器件引線處對電源/地去耦
* 用多級濾波來衰減多頻段電源雜訊

其他降噪設計技術有：
* 把晶振安裝嵌入到板上並接地
* 在適當的地方加遮罩
* 用串聯終端使諧振和傳輸反射最小,負載和線之間的阻抗失配會導致信號部分反射,反射包括暫態擾動和過沖,這會產生很大的EMI
* 安排鄰近地線緊靠信號線以便更有效地阻止出現電場
* 把去耦線驅動器和接收器適當地放置在緊靠實際的I/O介面處,這可降低到PCB其他電路的耦合,並使輻射和敏感度降低
* 對有干擾的引線進行遮罩和絞在一起以消除PCB上的相互耦合
* 在感性負載上用箝位元二極體
EMC是DSP系統設計所要考慮的重要問題,應採用適當的降噪技術使DSP系統符合EMC要求

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好象是电子方面的。